Notice: Undefined index: linkPowrot in C:\wwwroot\wwwroot\publikacje\publikacje.php on line 1275
Strona główna > Publikacje
Publikacje
Pomoc (F2)
[26232] Artykuł:

Kosynteza samorekonfigurowalnych systemów SOPC

(Co-synthesis of self-reconfigurable SOPC systems)
Czasopismo: Czasopismo Techniczne   Tom: 104, Zeszyt: 1-I, Strony: 3-16
ISSN:  1897-631X
Opublikowano: 2007
 
  Autorzy / Redaktorzy / Twórcy
Imię i nazwisko Wydział Katedra Procent
udziału		 Liczba
punktów
Roman Stanisław Deniziak orcid logoPolitechnika Krakowska im. Tadeusza Kościuszki50.00  
Radosław CzarneckiPolitechnika Krakowska im. Tadeusza Kościuszki50.00  

Grupa MNiSW:  Pozostałe publikacje (niepunktowane)
Punkty MNiSW: 0

Web of Science LogoYADDA/CEON    
Słowa kluczowe:

dynamiczna rekonfiguracja  FPGA  kosynteza  samorekonfiguracja 

Keywords:

co-synthesis  dynamic reconfiguration  FPGA  self-reconfiguration 


Streszczenie:

Wzrost złożoności współcześnie produkowanych układów FPGA umożliwił implementowanie w jednym układzie FPGA całych systemów komputerowych (SOPC). W artykule zaprezentowano metodę automatycznej syntezy dynamicznie samorekonfigurowanych systemów SOPC. Architektury dynamicznie rekonfigurowalne pozwalają na dużo lepsze wykorzystanie dostępnych zasobów sprzętowych przez wielokrotne ich użycie w różnych funkcjach w ramach działania tej samej aplikacji. Możliwe jest to dzięki częściowo rekonfigurowalnym układom FPGA. Zaprezentowany rafinacyjny algorytm kosyntezy maksymalizuje szybkość projektowanego systemu SOPC przy zadanym ograniczeniu powierzchni układu FPGA. Algorytm w rozwiązaniu startowym przyporządkowuje wszystkie zadania do wykonania w jednym procesorze uniwersalnym. Następnie iteracyjnie generuje nowe rozwiązania przez modyfikacje poprzednich. Algorytm uwzględnia czas rekonfigurowania układu w szeregowaniu zadań w taki sposób, aby zminimalizować wpływ tego czasu na szybkość całego systemu. Wykonane eksperymenty wykazały dużą skuteczność opracowanej metody w porównaniu z implementacją bez stosowania dynamicznej rekonfigurowalności.



Abstract:

In this work a co-synthesis method, which allows for optimization of dynamically self-reconfigurable SOPC system architecture, is presented. Partially reconfigurable FPGAs let better use hardware resources due to reuse of the same parts of the chip for different functionalities in the same application. The algorithm maximizes speed of the SOPC system taking into consideration FPGA's area constraints. The algorithm starts with the initial solution, where all tasks are assigned to only one general purpose processor module. Next it produces new solutions using iterative improvement methods. The reconfiguration times are taken into consideration in task's scheduling algorithm, in such way, that impact of this time on the system's performance is minimized. Co-synthesis results for dynamically reconfigurable SOPCs have been compared with the results of co-synthesis which didn't take into consideration dynamic reconfiguration. Experimental results showed that applying partially reconfigurable FPGAs significantly increases SOPC performance. In dynamically reconfigurable systems tasks are mostly executing in hardware.


B   I   B   L   I   O   G   R   A   F   I   A
[1] Blodget B., Roxby P.J., Keller E., A Self-reconfiguring Platform, Proc. FPL 2003, 565-574.
[2] Carvalho E., Calazans N., Briao E., Moraes F., PaDReH - A Framework for the Design and Implementation of Dynamically and Partially Reconfigurable Systems, Proc. SBCC1, 2004, 10-15.
[3] Chatha K.S., Vemuri R., Hardware-Software Codesign for Dynamically Reconfigurable Architectures, Proc. FPL, 1999, 175-184.
[4] Compton K., Hauck S., Reconfigurable Computing: A Survey of Systems and Software, ACM Computing Surveys, Vol. 34, No. 2, June 2002, 171-210.
[5] Czarnecki R., Deniziak S., Sapiecha K., An Iterative Improvement Co-synthesis Algorithm for Optimization of SOPC Architekture with Dynamically Reconfigurable FPGAs, Proc. EUROMICRO DSD, 2003, 443-446.
[6] Czarnecki R., Deniziak S., Kosynteza dynamicznie rekonfigurowalnych systemów SOPC, Pomiary. Automatyka. Kontrola, 2006 (przyjęte do publikacji).
[7] DeHon A., Comparing Computing machines, Proc. SPIE Configurable Computing: Technology and Applications, Vol. 3526, 1998, 124-133.
[8] Dick R.P., Jha N.K., CORDS: Hardware-Software Co-Synthesis of Reconfigurable Real-Time Distributed Embedded Systems, Proc. ICCAD, 1998, 62-68.
[9] Eisenring M., Platzner M., A Framework for Run-time reconfigurable Systems, The Journal of Supercomputing, Vol. 21, 2002, 145-159.
[10] Kalte H., Langen D., Vonnahme E., Brinkmann A., Ruckert U., Dynamically Reconfigurable System-on-Programmable-Chip, Proc. Euromicro PDP, 2002, 235-242.
[11] Lee S., Yoo S., Choi K., Reconfigurable SoC Design with Hierarchical FSM and Synchronous Dataflow Model, Proc. CODES, 2002, 199-204.
[12] Li Y., Callahan T., Darnell E., Harr R., Kurkure U., Stockwood J., Hardware-Software Co-Design of Embedded Reconfigurable Architectures, Proc. DAC, 2000, 507-512.
[13] Morris K., Prime-time Processing. Are Embedded Systems on FPGA Ready?, FPGA and Programmable Logic Journal, Feb. 8th, 2005, www.tpgajournal.com.
[14] Singh S., Bellec P., Virtual Hardware for Graphics Applications using FPGAs, Proc. FCCM, 1994, 49-58.
[15] Trimberger S., Carberry D., Johnson A., Wong J., A Time-Multiplexed FPGA, Proc. FCCM, 1997, 22-28.
[16] Xilinx lnc., Two Flows for Partial Reconfiguration: Module Based or Difference Based, Xilinx Application Note XAPP290, v. 1.2, 2004.

POWRÓT
Strona główna > Publikacje