Notice: Undefined index: linkPowrot in C:\wwwroot\wwwroot\publikacje\publikacje.php on line 1275
Strona główna > Publikacje
Publikacje
Pomoc (F2)
[28052] Artykuł:

Kosynteza systemów dynamicznie rekonfigurowalnych reprezentowanych przez warunkowe grafy zadań

(Co-synthesis of dynamically reconfigurable SOPC systems described by conditional task graphs)
Czasopismo: Pomiary Automatyka Kontrola   Tom: 54, Zeszyt: 8, Strony: 460-463
ISSN:  0032-4140
Opublikowano: 2008
 
  Autorzy / Redaktorzy / Twórcy
Imię i nazwisko Wydział Katedra Procent
udziału		 Liczba
punktów
Roman Stanisław Deniziak orcid logoWEAiIKatedra Informatyki *****506.00  
Radosław Czarnecki50.00  

Grupa MNiSW:  Publikacja w recenzowanym czasopiśmie wymienionym w wykazie ministra MNiSzW (część B)
Punkty MNiSW: 6

Pełny tekstPełny tekst     Web of Science LogoYADDA/CEON    
Słowa kluczowe:

kosynteza  dynamiczna rekonfiguracja  FPGA  warunkowy graf zadań 

Keywords:

co-synthesis  dynamic reconfiguration  FPGA  conditional task graph 


Streszczenie:

W pracy zaprezentowany jest rafinacyjny algorytm kosyntezy wieloprocesorowych, dynamicznie rekonfigurowalnych systemów wbudowanych. Jest to pierwszy algorytm wykorzystujący informacje o zadaniach wzajemnie się wykluczających (ZWW) do optymalizacji systemów dynamicznie rekonfigurowalnych. Specyfikacja takich zadań jest możliwa przy pomocy warunkowych grafów zadań. Wykorzystując dynamiczną rekonfigurację systemu możliwe jest przyporządkowanie zadań ZWW do tych samych zasobów sprzętowych. W ten sposób można zmniejszyć powierzchnię, a w wolnej przestrzeni alokować inne zadania sprzętowe, co również może prowadzić do zwiększenia szybkości systemu.



Abstract:

In this work a co-synthesis method, which allows for optimization of dynamically reconfigurable multiprocessor SOPC system architecture, is presented. To our best knowledge, this is the first algorithm that takes into consideration mutually exclusive tasks in optimization of dynamically reconfigurable systems. Such tasks are presented using conditional task graphs. Partially reconfigurable FPGAs let reuse of the same hardware resources for mutually exclusive tasks. In this way the area occupied by embedded system can be decreased and free space can be used for other hardware tasks. It can also increase SOPC's performance.


B   I   B   L   I   O   G   R   A   F   I   A
[1] R. P. Dick , N. K. Jha, "CORDS: Hardware-Software Co-synthesis of Reconfigurable Real-time Distributed Embedded Systems", Proc. of the 1998 International Conference on Computer-Aided Design, pp. 62-67, 1998.
[2] K. S. Chatha , R. Vemuri, "Hardware-Software Codesign for Dynamically Reconfigurable Architectures", Proc. FPL'99, pp. 175-184, 1999.
[3] K. B. Chehida, M. Auguin, "HW/SW Partitioning Approach for Reconfigurable System Design", Proc. CASES 2002, pp. 247-251, 2002.
[4] L. Shang, R. P. Dick, N. K. Jha, " SLOPES: Hardware-Software Cosynthesis of Low-Power Real-Time Distributed Embedded Systems With Dynamically Reconfigurable FPGAs", IEEE Transactions on Computer-Aided Design of Integrated Circuits and Systems, pp. 508-526, 2007.
[5] R. Huang, R. Vemuri, "On-Line Synthesis for Partially Reconfigurable FPGAs", Proc. of the 18th International Conference on VLSI Design held jointly with 4th International Conference on Embedded Systems Design (VLSID'05), pp. 663-668, 2005.
[6] J. Ou, S. B. Choi, V. K. Prasanna, "Energy-Efficient Hardware/Software Co-synthesis for a Class of Applications on Reconfigurable SoCs", International Journal of Embedded Systems 2005 - Vol. 1, No.1/2, pp. 91 - 102, 2005.
[7] F. Ferrandi, M. D. Santabrogio, D. Sciuto, "A Design Methodology for Dynamic Reconfiguration: The Coronte Architecture", 19th IEEE International Parallel and Distributed Processing Symposium (IPDPS'05) - Workshop 3, pp. 163-166, 2005.
[8] S. Banerjee, E. Bozorgzadeh, N. Dutt, "Physically-aware HW-SW Partitioning for Reconfigurable Architectures with Partial Dynamic Reconfiguration", Proc. DAC'05, pp. 335-340, 2005.
[9] Y. Qu, J.- P. Soininen, J. Nurmi, "A Parallel Configuration Model for Reducing the Run-time Reconfiguration Overhead", Proc. DATE'06, pp. 965-969, 2006.
[10] A. Daboli, P. Eles, "Scheduling Under Data and Control Dependencies for Heterogeneous Architectures", Proc. of the ICCD 1998, pp. 602-608, 1998.
[11] Y. Xie, W. Wolf, "Allocation and Scheduling of Conditional Task Graph in Hardware/Software Co-synthesis", Proc. DATE'01, pp. 620-625, 2001.
[12] R. Czarnecki, S. Deniziak, "Resource Constrained Co-synthesis of Self-reconfigurable SOPCs", Proc. DDECS'07, pp. 49-54, 2007.
[13] R. Czarnecki, S. Deniziak, "Kosynteza samorekonfigurowalnych systemów SOPC", Czasopismo Techniczne Politechniki Krakowskiej, Informatyka, z.1-I/2007, Zeszyt 7, str. 3-16, 2007.
[14] S. Deniziak, "Metodologia szybkiego prototypowania systemów cyfrowych", Wydawnictwo Politechniki Krakowskiej, 2005.

POWRÓT
Strona główna > Publikacje